반도체 용어집

어디에 어떤 이상이 있는지 찾는 활동입니다.

납품된 장비가 약정 성능과 조건을 충족하는지 확인하는 과정.

길이·두께·형상 등 제조 결과를 정량적으로 측정하는 활동입니다.

고객 공정에서 요구 품질과 신뢰성을 만족하는지 확인하는 절차.

단순 모델은 관련 장비 지출 × 해당 공정 배분 × 공급자 몫 × 해당 기간 매출 전환 비율이다. 각 비율에 확인 가능한 근거가 있어야 하며, 관련 장비 지출에 이미 반영된 비율을 다시 곱하지 않는다.

웨이퍼 한 장 또는 일정 생산능력을 만드는 데 필요한 공정 횟수, 장비 점유시간, 재료 투입량의 정도다. 생산량 증가와 별도로 장비·소재 수요에 영향을 주지만 장비 생산성 개선으로 일부 상쇄될 수 있다.

성능을 유지하기 위해 부품을 바꾸는 간격.

장비 출하·설치·고객 인수·대금 수령은 서로 다른 사건이다. 매출 인식은 계약과 회계정책에 따라 결정되므로 분기별 출하와 매출이 일치한다고 가정하지 않는다.

플라즈마 환경에서 재료가 손상되는 것을 견디는 성질.

빛과 마스크를 이용해 감광막에 회로 패턴을 만드는 단계다. 노광 뒤 현상·식각 등의 공정을 거쳐 패턴이 실제 재료에 전달된다.

같은 패키지 안의 다이 사이에 신호를 주고받는 통로.

웨이퍼에 함께 만들어지는 개별 칩 하나입니다.

웨이퍼 위에 만들어진 개별 반도체 회로 단위.

다중 패터닝은 한 번에 표현하기 어려운 패턴을 여러 단계로 나누는 방식이다. High-NA가 일부 층에서 이를 단순화하면 노광 외 증착·식각 반복도 줄 수 있어 공정별 수요의 방향이 달라진다.

일정 시간에 전달할 수 있는 데이터 양입니다. 저장 용량과 다릅니다.

일정 시간에 전송할 수 있는 데이터의 양.

용량은 저장할 수 있는 데이터의 양, 대역폭은 단위 시간에 옮기는 데이터의 양이다. 인터페이스 폭과 전송률은 대역폭에 영향을 주며, 적층 수 증가가 대역폭을 같은 비율로 높이는 것은 아니다.

단위 면적에 주입하는 이온의 수입니다. 주입량에 해당합니다.

도핑에 사용하는 원소입니다. 실리콘에서는 붕소·인 등이 쓰입니다.

적은 양의 다른 원소를 넣어 반도체의 전기적 성질을 바꾸는 일입니다.

특정 영역이 주변보다 움푹 파이는 현상입니다. 과도한 연마의 문제 중 하나입니다.

뒷면 가공으로 묻혀 있던 TSV 끝을 노출하는 과정.

웨이퍼에 옮길 패턴 정보를 담은 정밀 원판입니다.

작은 금속 연결부를 이용해 다이 사이를 접합하는 접근이다. 제조사별 재료와 접합·충진 흐름이 다르므로 HBM 전체를 단일 공정 방식으로 묶으면 공급망 해석이 틀릴 수 있다.

웨이퍼를 한 장씩 처리하는 방식입니다. 여러 장을 함께 처리하는 배치식과 구분합니다.

데이터 공급 속도가 연산 속도를 따라가지 못하는 상황.

여러 기능을 하나의 큰 다이에 통합한 구조.

발주는 구매 의사와 계약 조건, 수주잔고는 아직 매출로 전환되지 않은 주문을 보여준다. 기업마다 정의와 취소·조정 조건이 달라 공시의 주석을 확인해야 한다.

금속이 주변 재료로 퍼지는 것을 막는 얇은 층.

설계부터 생산·조립·출하까지 가치가 더해지는 역할의 연결.

칩과 다른 구조를 전기적으로 연결하는 작은 금속 돌기.

베이스 다이는 메모리 스택과 시스템의 연결을 담당한다. DRAM 제조, 박막화, TSV, 접합과 최종 검사 중 어느 한 단계의 불량도 출하 가능한 스택 수를 제한할 수 있다.

시스템 전체 속도를 제한하는 부분입니다. 계산기나 메모리 어느 쪽에서도 생깁니다.

다이나 배선의 접합을 형성하는 작업.

서로 다른 높이의 배선층을 연결하는 통로.

기업 매출과 이익이 어떤 제품·서비스에서 나오는지의 조합.

시간과 비용을 고려해 측정 대상의 일부를 골라 살피는 방식입니다.

시간당 웨이퍼 처리량, 노광량, 가동시간, 결함률과 장비 비용을 함께 봐야 한다. EXE:5000의 반쪽 노광 필드 같은 설계 특성도 제품 크기와 생산성 분석에 반영해야 한다.

서로 다른 재료가 깎이는 속도의 비율입니다. 보호할 재료를 덜 손상시키는 데 중요합니다.

GAA에서는 남길 층을 손상시키지 않고 특정 층을 제거하거나, 복잡한 표면을 균일한 박막으로 덮는 능력이 중요하다. 분석 대상은 단순 공정 횟수뿐 아니라 선택비, 두께 편차, 처리시간이다.

공장과 생산 장비 등 장기간 쓸 자산에 쓰는 자금.

소재·부품·장비를 묶어 부르는 말.

장비 구매는 필요한 생산능력과 기존 장비의 처리량에, 소재 소비는 실제 웨이퍼 투입량과 공정별 사용량·회수율에 영향을 받는다. 새 공장 발표만으로 소재 매출이 즉시 발생하지는 않는다.

투입 또는 시험 대상 중 정해진 기준을 통과한 양품의 비율입니다.

수율은 투입한 웨이퍼나 칩 가운데 조건을 충족한 양품의 비율이다. 노드 명칭은 기술 세대를 나타내므로 같은 숫자의 노드라도 제조사별 실제 구조·밀도·원가가 같다고 가정하면 안 된다.

주문받았지만 아직 매출로 처리되지 않은 계약의 남은 규모.

원하는 물질에 비해 불순물이 얼마나 적은지를 나타내는 정도.

다이 사이에 둔 절단·분리용 길.

여러 다이를 수직으로 쌓아 만든 묶음.

화학 성분과 미세 연마 입자 등을 담은 액체입니다. 연마할 재료에 맞춰 선택합니다.

미세 연마 입자와 화학 성분을 포함한 CMP용 액체.

같은 투자액이라도 웨이퍼 생산능력을 늘리는 투자와 기존 라인을 더 어려운 공정으로 바꾸는 투자는 장비 구성이 다르다. 전공정·패키징·검사·서비스 범위도 나눠야 한다.

규소라는 원소입니다. 많은 반도체 칩의 바탕 재료로 쓰입니다.

평가를 넘어 실제 대량 생산 과정에 제품이 사용되는 단계.

정해진 품질과 성능 기준을 만족한 제품입니다.

정해진 사전 검사를 통과해 조립 대상으로 선택된 다이.

열을 가해 결정 손상을 회복하거나 물성을 조절하는 공정입니다.

기판 위에 얇은 단결정 층을 추가로 성장시킨 웨이퍼입니다.

위아래 층의 무늬가 얼마나 정확히 맞물리는지를 나타냅니다.

저장할 수 있는 데이터의 총량.

패키지의 지지 및 연결 구조에 유리 소재를 활용하는 접근이다. 평탄도와 치수 안정성 등이 장점이지만 관통 유리 비아(TGV), 균열, 금속 접착과 신뢰성 검증이 필요하며 실리콘 인터포저와 동일한 부품은 아니다.

서로 다른 기능이나 공정의 다이를 한 시스템에 결합하는 것.

다이 사이의 미세 신호 배선을 제공하는 중간 구조.

웨이퍼로 자르기 전의 큰 결정 덩어리입니다.

식각이나 감광막 처리 뒤 남은 반응물 등의 찌꺼기입니다.

여기서는 웨이퍼에 소자와 배선을 만드는 제조 단계를 뜻합니다.

반응을 거쳐 원하는 막의 성분을 제공하는 출발 물질입니다.

증착 반응에서 원하는 막을 만들기 위해 공급하는 원료 물질.

두 접점이 맞닿은 곳에서 전류 흐름을 방해하는 정도.

구멍이나 홈의 깊이를 폭으로 나눈 값입니다. 좁고 깊을수록 가공이 어려워집니다.

구멍의 폭에 비해 깊이가 얼마나 큰지를 나타내는 비율.

특정 고객과 실제로 제품을 거래하는 관계; 공정 관련성만으로 추정하면 안 됨.

많은 소자와 배선을 작은 면적에 함께 만든 전자회로입니다.

정해진 시간에 장비가 처리할 수 있는 웨이퍼 양입니다.

장비가 단위 시간에 처리할 수 있는 웨이퍼나 칩 수.

저장 셀을 수직으로 쌓는 구조다. 적층 증가와 구조 변화는 깊은 채널 식각, 균일한 증착과 연결 공정의 난도를 높이지만, 층수가 늘어나는 비율이 장비 매출 증가율과 같지는 않다.

셀 미세화와 셀·배선 구조 변화는 패터닝, 식각, 절연막 및 금속 채움의 정밀도를 요구한다. 향후 3D DRAM의 개발과 이미 DRAM 다이를 쌓는 HBM 패키징은 서로 다른 층위의 변화다.

이온·입자·유기물 등을 매우 낮게 관리한 공정용 물입니다.

절단 과정에서 가장자리가 작게 깨지는 현상.

기능을 여러 개의 작은 다이로 나눠 연결하는 설계 접근이다. 기능별로 적합한 공정을 선택하고 재사용할 수 있지만, 연결·검사·열 관리와 패키징 비용을 포함해야 경제성이 보인다.

패키지와 검사 장비를 전기적으로 연결하는 교체성 부품.

전기 신호로 전류를 조절하는 소자입니다. 스위칭과 증폭에 쓰입니다.

트랜지스터는 게이트 전압으로 전류를 제어하는 스위치다. PPA는 성능(Performance), 소비전력(Power), 면적(Area)의 균형이며, 한 지표 개선이 모든 지표의 동시 개선을 뜻하지는 않는다.

다른 회사가 설계한 칩의 제조를 맡는 사업입니다.

고객이 설계한 반도체의 제조를 수탁하는 사업.

표면에 붙은 미세 입자입니다. 작은 회로나 구멍을 방해할 수 있습니다.

웨이퍼 표면과 상대 운동하며 기계적 연마를 돕는 소모 재료입니다.

칩의 신호와 전력을 외부 보드까지 이어주는 배선 기판.

웨이퍼에 반도체 회로를 만드는 제조 시설입니다.

자체 대규모 웨이퍼 공장 없이 설계·제품 판매에 집중하는 사업 방식입니다.

칩 설계를 중심으로 하고 제조를 외부 업체에 맡기는 사업 모델.

PER은 주가를 주당순이익으로 나눈 값이고, EV/EBITDA는 기업가치를 이자·세금·감가상각 전 이익과 비교한다. 가상의 예시로 주당순이익이 1,000원에서 1,200원으로 늘어도 PER이 20배에서 15배로 낮아지면 계산상 가격은 20,000원에서 18,000원으로 내려간다.

표면의 높이 차이를 줄이는 작업입니다. 모든 곳을 무조건 같은 양만큼 깎는 뜻은 아닙니다.

특정 빛에 반응해 화학적 성질이 바뀌는 감광 재료입니다.

웨이퍼 위 칩과 테스터를 연결하는 접촉 장치.

전하를 띤 입자와 반응성 입자를 포함하는 기체 상태입니다. 식각 반응을 돕습니다.

가공 중 아래 재료를 선택적으로 보호하는 비교적 단단한 막입니다.

금속 연결부와 주변 절연막을 함께 접합하는 기술이다. 미세한 접합 간격과 얇은 적층에 유리하지만 표면 청정도·평탄도·정렬 정밀도가 중요하며, HBM 적용 시점은 제품과 경제성에 따라 확인해야 한다.

검사할 패키지의 이동·접촉·분류를 자동화하는 장비.

설비투자는 먼저 현금을 쓰고 감가상각을 통해 여러 기간의 비용에 반영된다. EBITDA가 좋아도 설비투자와 운전자본 증가로 잉여현금흐름이 약할 수 있다.

노광 뒤 감광막 일부를 선택적으로 제거해 무늬를 드러내는 단계입니다.

주로 칩의 분리·조립·패키징·테스트를 포함하는 단계입니다.

신호 배선과 전원 배선의 혼잡을 줄이기 위해 칩 뒷면으로 전력을 공급하는 접근이다. 인텔의 PowerVia가 한 사례이며, GAA와는 다른 기술 축이므로 도입 시점을 따로 확인해야 한다.

전원 공급이 끊기면 저장 내용을 유지하지 못하는 성질입니다.

미세 탐침과 표면 사이의 힘을 이용해 나노미터 수준의 표면 형상을 재는 현미경입니다.

표면에서 스스로 멈추는 반응을 순차 반복해 두께를 정밀하게 조절하는 증착 방법입니다.

전구체를 순차적으로 공급하는 자기 제한적 표면 반응을 반복해 막을 정밀하게 성장시키는 방법이다. 복잡한 구조의 피복성에 유리하지만 반응·퍼지 시간과 생산성도 중요하다.

자동으로 전기 신호를 보내고 응답을 측정하는 검사 장비.

웨이퍼 위의 배선 형성 단계입니다. 명칭에 back-end가 있어도 패키징 후공정과는 다릅니다.

공장·건물·설비 등 장기간 쓰는 자산에 투입하는 지출이다. 총 CAPEX에는 건설과 기반시설도 들어가므로 장비 구매액과 같지 않으며, 발표 계획과 실제 집행도 구분한다.

Critical Dimension의 약자로, 성능에 중요한 미세 패턴의 치수를 말합니다.

기체 상태의 재료가 화학 반응을 하도록 해 막을 만드는 방법입니다.

기체 전구체의 화학 반응으로 박막을 만드는 방법이다. 막의 종류와 공정 조건에 따라 생산성과 균일성의 균형을 맞추며, ALD와 용도별로 함께 사용된다.

TSMC의 첨단 패키징 기술군으로, 로직과 메모리 등 여러 다이를 고밀도로 통합한다. 모든 첨단 패키징을 지칭하는 보통명사가 아니며, 세부 구조와 공정에 따라 필요한 장비·소재가 다르다.

심자외선을 이용하는 노광 기술군입니다. EUV를 쓰는 칩에서도 많은 층에 쓰입니다.

극자외선을 이용하는 노광 방식입니다. 대표 파장은 13.5nm입니다.

극자외선 빛을 사용하는 노광 기술이다. 광학계뿐 아니라 광원, 마스크, 감광재, 결함 검사와 공정 조건이 함께 맞아야 양산 수율을 확보할 수 있다.

Fan-Out Panel-Level Packaging은 칩 외곽으로 연결을 확장하는 팬아웃 구조를 패널 단위로 처리하는 방식이다. 패널 면적 활용의 이점과 함께 휨·위치 오차·RDL 균일성이 중요하며, 유리 소재 채택 여부와는 별개의 분류다.

지느러미처럼 세운 채널의 여러 면을 게이트가 감싸는 구조다. 평면형보다 전류 제어에 유리하지만, 더 작아질수록 누설전류와 설계 자유도에서 제약이 커진다.

Gate-All-Around는 채널 전체를 게이트로 둘러싸 제어력을 높이는 구조다. 나노시트 방식은 얇은 채널을 쌓고 폭을 조절하며, 삼성의 MBCFET과 인텔의 RibbonFET은 각사의 구현 명칭이다.

구멍이나 구조의 깊이가 폭에 비해 큰 상태다. 깊은 곳까지 균일하게 식각하고 빈틈없이 막을 형성하려면 형상 제어, 반응물 전달과 부산물 배출이 어려워진다.

여러 DRAM 칩을 쌓아 넓은 데이터 통로를 제공하는 메모리입니다.

DRAM 다이를 수직으로 쌓아 넓은 대역폭을 제공하는 HBM 계열의 한 세대다. 메모리 용량, 핀당 속도, 인터페이스 폭과 전력 효율을 나눠 읽어야 제품의 성격이 보인다.

HBM3E보다 넓어진 인터페이스를 활용하는 후속 세대다. 실제 제품의 속도·적층 수·용량과 고객 인증 일정은 공급자별로 확인해야 하며, 세대 이름만으로 특정 접합 방식 채택을 단정하지 않는다.

ASML EXE 계열은 기존 NXE 계열의 NA 0.33에서 0.55로 높인 광학계를 사용한다. 이 값은 실제 기술 사양이며, 도입 시점과 사용 층은 고객별 경제성과 공정 검증에 따라 달라진다.

자체 반도체 제품의 설계와 제조를 함께 하는 기업입니다. 일부 공정은 외주화할 수도 있습니다.

반도체의 설계와 제조를 함께 수행하는 기업 모델.

광학계가 빛을 받아들이는 각도와 관련된 값입니다. 해상도를 좌우하는 요소 중 하나입니다.

광학계가 빛을 모으고 초점을 맞추는 능력과 관계된 값이다. 같은 파장에서는 NA를 높이면 더 작은 패턴을 구분하는 데 유리하다.

반도체 조립과 테스트를 위탁받아 수행하는 사업.

재료를 물리적으로 이동시켜 표면에 붙이는 증착 방법입니다.

다이의 입출력 연결을 원하는 위치로 다시 배치하는 미세 배선층이다. 배선 폭·간격·층수와 패키지 면적이 노광·증착·도금·식각·검사 요구를 결정한다.

실리콘을 관통하는 전기적 통로다. 다이 내부의 수직 통로인 TSV와 다이 사이를 연결하는 마이크로범프·하이브리드 본딩은 역할이 다르므로 서로 대체하는 같은 부품으로 보지 않는다.

패키지 내부 칩렛 간 연결의 상호운용성을 위한 산업 표준 규격.

중간 연결 구조 위에 다이를 주로 나란히 배치하는 통합 방식.

여러 다이를 옆으로 배치하고 인터포저나 고밀도 연결 구조로 이어 주는 방식이다. GPU와 HBM을 가까이 배치하는 구조가 대표적이며, 인터포저는 다이 사이 연결을 중개한다.

다이를 수직으로 쌓고 층 사이를 연결하는 통합 방식.

다이를 수직으로 쌓아 연결 길이와 설치 면적을 줄이는 방식이다. 층간 연결 밀도가 높아지는 대신 적층 수율·발열·정렬 문제가 중요해지며, 2.5D 구조와 함께 사용될 수도 있다.