첨단 패키징의 서로 다른 투자 지도를 그리기
2.5D·3D·칩렛·CoWoS·유리 기판·FOPLP를 구분하기
이 강의에서 할 수 있게 되는 것
학습 목표
- 칩렛·2.5D·3D·CoWoS·유리 기판·FOPLP를 설계, 연결 구조, 상용 기술군, 소재, 제조 단위라는 서로 다른 기준으로 분류한다.
- 패키지 면적·배선 밀도·열팽창·휨·검사의 물리적 제약이 공정 시간과 양품당 비용으로 이어지는 경로를 설명한다.
- 실제 실적 발표에서 CoWoS 공급 제약과 첨단 패키징 매출의 공개 범위를 읽고 비공개 수치를 임의로 채우지 않는다.
- 가상의 웨이퍼·패널 생산 모델에서 수율 손익분기점을 계산하고 장비·소재 공급자의 매출 가설을 검증 계획으로 바꾼다.
시작 전에 알고 있어야 할 것
- 다이·패키지·기판의 차이와 HBM 스택이 하나의 부품으로 최종 가속기 패키지에 들어간다는 구조를 이해한다.
- RDL은 연결 위치를 다시 배치하는 배선층이며, 인터포저는 칩 사이 연결을 중개한다는 기본 개념을 알고 있다.
- 면적 단위, 수율과 양품당 비용의 계산, 공급 부족과 공급자 이익 증가가 동일한 명제가 아니라는 점을 이해한다.
첨단 패키징은 칩을 보호하는 마무리 공정을 넘어 칩 사이의 데이터 이동과 전력·열 특성을 결정한다. 칩렛은 설계 분할 방식, 2.5D와 3D는 배치·연결 방식, CoWoS는 특정 회사의 기술군이므로 같은 수준의 대체재로 나열하면 안 된다. 유리 기판은 소재 선택이고 FOPLP는 팬아웃 패키지를 패널 단위로 만드는 접근이어서, 어느 하나의 성장이 다른 하나의 보편적 채택을 보장하지 않는다. 투자 분석에서는 인터포저와 기판, RDL, 비아, 접합, 검사의 공정 지도를 만든 뒤 패키지 면적·배선 밀도·처리 방식 변화가 각 공급자의 수요를 어떻게 바꾸는지 가설을 세운다. 그 가설은 고객 인증과 신뢰성 시험, 실제 생산라인 투자 및 양품 처리량으로 검증한다. 대형 패키지는 단가가 높아질 수 있지만 재료 사용량과 불량 비용도 커질 수 있으므로, 매출 성장과 이익률 개선을 따로 확인한다.
기술을 이해하고 분석의 근거를 세우기
1. 패키징의 역할이 바뀌는 이유: 연결도 시스템 성능이다
반도체를 빠르게 만들 때에는 트랜지스터 내부뿐 아니라 칩 사이에서 데이터를 이동하는 비용도 줄여야 한다. 패키지는 기계적 보호와 외부 연결을 제공하면서 전력과 열이 지나가는 경로를 만든다. 여러 칩을 멀리 떨어뜨리면 긴 연결을 구동하기 위한 회로와 전력이 필요하고, 가까이 두면 좁은 공간에서 많은 연결을 만들어야 한다. 따라서 첨단 패키징의 핵심은 단순히 칩을 더 작게 담는 기술이 아니다. 시스템이 요구하는 데이터 이동량, 전력 공급과 냉각을 제조 가능한 구조로 구현하는 문제다. 장비 수요도 이 구조가 요구하는 배선과 접합 조건에서 출발한다.
칩렛은 기능을 여러 다이로 나누는 설계 접근이다. 모든 기능을 가장 앞선 공정으로 만들 필요가 없다면 연산 부분과 입출력 부분에 다른 공정을 사용할 수 있다. 작은 다이를 반복해서 재사용하거나 제품 조합을 바꾸는 장점도 있을 수 있다. 그러나 칩을 나누면 다이 사이 통신 회로, 프로토콜, 클록과 전력 도메인 관리가 필요하다. 설계 재사용으로 줄어드는 비용과 연결·검증으로 늘어나는 비용을 동시에 계산해야 한다. ‘큰 다이는 불량이 많으므로 칩렛은 항상 싸다’는 결론은 추가 면적과 패키징 비용을 빼먹은 설명이다.
면적과 결함의 관계를 이해하는 간단한 모형으로 결함이 독립적으로 분포한다고 가정하면 양품 확률을 exp(−결함밀도×면적) 형태로 표현할 수 있다. 여기서 면적이 커질수록 결함을 만날 가능성이 커지는 방향을 배운다. 이 식은 모든 실제 공정의 수율을 예측하는 공식이 아니다. 결함은 공간적으로 군집할 수 있고 회로의 예비 구조와 수리 기능이 양품 판정을 바꾸며, 작은 다이를 여러 개 조립할 때 조립 수율도 추가된다. 모형은 가설을 비교하기 위한 도구이므로 실제 기업의 비공개 수율을 역산하는 확정 근거로 사용하지 않는다.
설계자가 선택하는 것은 개별 칩의 제조비만이 아니라 완성 시스템의 비용과 개발 일정이다. 이미 검증한 칩렛을 재사용해 개발 시간을 줄일 수 있다면 일부 패키지 비용 증가를 받아들일 수도 있다. 반대로 특정 제품의 물량이 작고 인터페이스 검증 부담이 크면 분할 설계가 경제적이지 않을 수 있다. 분석가는 기능별 공정 선택, 다이 크기와 개수, 연결 대역폭, 패키지 면적, 검사 전략을 한 목록에 정리한다. 어떤 기술 이름이 등장하는가보다 설계가 어떤 비용을 줄이고 어떤 새로운 비용을 만드는가를 설명하는 것이 중요하다.
여기서 기억할 것칩렛의 경제성은 작은 다이의 수율 이점에 연결·검증·패키징 비용을 더한 완성 시스템 기준으로 판단한다.
2. 2.5D와 3D를 같은 제품 안에서 읽기
2.5D는 여러 다이를 주로 옆으로 놓고 고밀도 연결 구조를 통해 잇는 방식이다. 로직과 HBM 스택이 나란히 놓인 구조를 생각하면 이해하기 쉽다. 이때 HBM 자체는 여러 다이를 수직으로 쌓은 부품일 수 있다. 따라서 최종 패키지의 평면 연결이 2.5D이고 그 안의 메모리 스택이 3D라는 설명은 모순이 아니다. 분류할 때 어느 계층을 보고 있는지 먼저 정해야 한다. 시스템 전체 그림과 개별 부품의 단면 그림을 섞으면 ‘2.5D가 3D로 완전히 교체된다’는 단순한 이야기로 복잡한 구조 변화를 오해하기 쉽다.
3D 연결은 다이를 위아래로 가깝게 배치해 짧고 많은 연결을 만들 수 있다. 면적 활용과 다이 간 통신에 유리할 수 있지만 위아래에 놓인 회로가 열을 서로 전달하고 냉각 경로를 공유한다. 전력 밀도가 높은 회로를 무작정 위로 쌓는다고 성능이 계속 좋아지지는 않는다. 연결이 짧아져 줄어드는 에너지와 열이 빠져나가는 데 생기는 제약을 함께 비교해야 한다. 열 문제는 최고 온도만이 아니라 온도 차이로 생기는 응력과 장기간 동작 안정성에도 연결된다. 제품의 성능 자료에는 냉각 방식과 소비전력 조건을 함께 확인한다.
인터포저와 패키지 기판도 역할을 구분한다. 인터포저는 칩 사이의 조밀한 연결을 중개하고, 그 아래 기판은 더 넓은 연결 간격으로 보드와 전력 경로를 이어 주는 경우가 많다. 다만 기술에 따라 일부 역할이 통합되거나 국소 연결 구조로 대체될 수 있으므로 모든 제품에 동일한 층이 있다고 가정하지 않는다. 배선 간격이 미세할수록 단위 면적에 많은 신호를 넣을 수 있지만 제조 오차, 결함과 전기적 간섭을 관리하기 어려워진다. 비교표에는 각 층의 역할, 소재, 배선 밀도와 외부 연결 위치를 따로 적는다.
TSMC의 SoIC 설명은 웨이퍼 수준의 3D 적층 플랫폼을 소개하며, 이렇게 적층한 칩을 CoWoS 같은 다른 패키징 구조와 함께 사용할 수 있다고 설명한다. 이 사례는 기술들이 항상 배타적인 대체재가 아님을 보여준다. 그러나 기술 페이지에 두 기술이 함께 제시된다는 사실은 모든 고객 제품이 두 기술을 동시에 쓴다는 뜻은 아니다. 실제 설계 채택은 제품별 공식 설명과 공급 계약을 통해 확인한다. 공급망 분석에서도 동일한 제품의 서로 다른 단계에서 발생하는 공정을 중복 계산하지 않도록 전체 조립 흐름 안에 각 기술의 위치를 표시한다.
여기서 기억할 것2.5D와 3D는 연결 계층에 따라 조합될 수 있다. 인터포저·기판·개별 스택의 역할을 나누어야 대체 가능성을 정확히 판단할 수 있다.
3. CoWoS를 하나의 공정으로 취급하면 놓치는 것
CoWoS는 TSMC의 상용 기술군 이름이다. 모든 회사의 첨단 패키징을 가리키는 일반명사가 아니다. 공식 기술 자료는 실리콘 인터포저 중심의 CoWoS-S, 재배선층 중심의 CoWoS-R, 재배선층에 국소 실리콘 연결을 결합하는 CoWoS-L을 구분한다. 이 차이는 단순한 상품 이름 변경이 아니라 연결 구조의 차이다. 같은 ‘CoWoS 투자’라는 문장이라도 어느 구조가 확대되는지에 따라 실리콘 가공, 재배선 형성, 국소 연결 배치, 몰딩과 검사의 상대적 부담이 달라질 수 있다. 따라서 세부 구조가 공개되지 않았다면 공급자별 수혜 규모도 미확인으로 남긴다.
RDL은 다이의 연결 위치를 재배치하는 배선층이다. 공정의 개념적인 흐름은 절연층 형성, 연결 구멍 가공, 금속 배선 형성과 패터닝, 다음 층 반복으로 이해할 수 있다. 미세한 배선 폭과 간격, 층간 정렬과 절연 신뢰성이 중요하다. 층수가 늘면 반복 단계가 늘 수 있지만 장비 수요는 공정 횟수만으로 결정되지 않는다. 한 번에 처리할 수 있는 면적, 공정 시간, 장비 가동률과 기존 능력이 영향을 준다. 재료 소비 역시 전체 면적에 일정 사용량을 곱하는 첫 추정에서 시작하되 회수율·막 두께·도포 효율을 확인해야 한다.
패키지가 커지면 한 처리 단위에서 얻는 패키지 수가 줄고 한 개의 불량에서 잃는 가치가 커질 수 있다. 또한 넓은 면적에서 정렬과 두께 균일성을 유지해야 하므로 작은 시험 패턴에서 성공한 조건을 그대로 확대하기 어렵다. 칩과 몰딩 재료, 배선층, 기판이 온도 변화에 서로 다르게 팽창하면 패키지가 휘거나 접합부에 응력이 집중될 수 있다. 이런 물리적 부담은 공정 속도를 늦추거나 검사 단계를 추가하게 만들어 양품당 비용에 반영된다. 대형화는 판매단가를 높일 가능성과 불량 비용을 높일 가능성을 함께 갖는다.
생산능력 숫자를 읽을 때에도 어떤 공정의 어떤 단위인지 확인한다. 인터포저 웨이퍼 처리능력, 완성 패키지 조립능력과 최종 검사능력은 같지 않다. 패키지 크기와 구성도 다르면 같은 웨이퍼 수가 같은 가속기 수를 뜻하지 않는다. 증설 발표를 제품 출하량으로 환산하려면 제품당 면적, 공정별 수율, 다이와 HBM 공급, 고객 설계 구성이 추가로 필요하다. 이 중 하나라도 공개되지 않으면 여러 범위의 결과가 가능하다. 공시가 공개하지 않은 월간 생산량을 지나치게 정확한 숫자로 적는 대신 어떤 분모가 부족한지 설명한다.
여기서 기억할 것CoWoS-S·R·L의 연결 구조와 공정 구성을 확인한 뒤 수요를 추정한다. 웨이퍼 수, 패키지 수, 판매 매출을 같은 지표로 취급하지 않는다.
4. 유리 기판: 재료 장점이 양산 매출이 되기까지
유리 기판을 이해하려면 먼저 유리가 어디에 들어가는지 확인해야 한다. 최종 패키지의 코어로 남는 유리, 연결을 중개하는 유리 인터포저, 제조 중 임시로 사용하는 유리 지지체는 서로 다른 용도다. 어떤 기사에 ‘유리 사용’이라고만 적혀 있다면 최종 구조에 남는 부품인지부터 확인한다. 임시 지지체용 유리 매출을 최종 패키지 기판 시장 규모와 그대로 비교할 수 없다. 부품 위치가 달라지면 두께, 구멍, 배선, 분리 공정과 신뢰성 요구가 바뀌기 때문에 장비와 소재 공급망도 달라진다.
Intel은 2023년 9월 유리 기판 발표에서 평탄성과 열·기계적 안정성, 고밀도 연결의 잠재적 이점을 설명했다. 발표 당시 제시한 공급 목표는 2020년대 후반이었다. 여기서 확인되는 것은 개발 방향과 당시 목표다. 그 발표만으로 현재 고객 인증, 대량생산 수율 또는 경쟁 소재 대비 비용 우위를 확정할 수는 없다. 소재의 장점이 특정 설계에 유리할 수 있다는 명제와 모든 패키지에서 기존 소재를 대체한다는 명제는 다르다. 분석 시점에 맞춘 후속 자료가 없으면 역사적 계획으로 표시하고 달성 여부는 미확인으로 남긴다.
유리 관통 비아인 TGV를 만드는 과정에서는 구멍의 형상과 균일성, 가장자리 손상, 금속 채움과 접착을 관리해야 한다. 구멍을 형성하는 방법과 후속 처리는 제조 흐름에 따라 달라질 수 있다. 유리 자체가 절연성이 있다고 해서 모든 전기적·기계적 문제가 사라지는 것은 아니다. 금속과 유리의 열팽창 차이, 공정 중 화학적 호환성, 반복 열 사이클에서의 균열과 접합 안정성을 검증해야 한다. 하나의 시험편에서 낮은 결함률을 얻은 것과 대면적 패널의 여러 위치에서 같은 결과를 반복하는 것은 다른 문제다.
공급자의 사업성을 평가할 때에는 유리 원판, 구멍 형성, 금속화, 배선, 검사 중 실제로 판매하는 범위를 확인한다. 장비를 공급하는 회사와 유리를 가공해 부품을 파는 회사는 매출의 분모가 다르다. 장비사는 고객의 증설과 인수 일정에, 부품사는 인증된 양품 출하와 가격에 더 직접적으로 영향을 받는다. 개발용 소량 납품이 있었다고 양산 시장점유율을 계산하면 안 된다. 인증 이후에도 단가 인하 요구와 불량 책임, 고객 집중도가 수익성에 영향을 준다. 유리라는 소재 이름에서 출발하더라도 마지막에는 계약 범위와 반복 매출의 증거로 돌아와야 한다.
여기서 기억할 것유리의 위치와 역할부터 확인한다. 개발 발표·시제품·고객 인증·반복 양산을 구분해야 재료의 장점과 공급자의 실적을 연결할 수 있다.
5. FOPLP: 큰 사각형이 항상 더 싼 것은 아니다
팬아웃은 칩 면적 밖으로 연결을 확장해 입출력을 배치하는 패키징 접근이다. FOPLP는 이러한 공정을 패널 단위로 처리하는 방식이고, FOWLP는 웨이퍼 형태의 처리 단위를 사용하는 방식이다. 이 구분은 최종 제품의 모든 소재를 정해 주지 않는다. 패널에서 처리한다고 최종 제품이 반드시 유리 코어 기판을 쓰는 것도 아니고, 유리 기판을 개발한다고 모든 제품이 팬아웃 구조인 것도 아니다. 소재와 공정 단위를 분리한 다음 실제 제조 흐름에서 어디에 겹치는지 확인해야 한다. 서로 다른 분류를 동일한 시장의 승자 경쟁으로 묶지 않는다.
사각 패널은 사각형 패키지를 배치할 때 원형의 가장자리 손실을 줄일 잠재력이 있다. 그러나 총면적과 사용 가능한 면적, 이론적인 배치 수와 양품 개수는 다르다. 가장자리 제외 구역, 절단 간격, 장비가 요구하는 정렬 마크와 운반 여유 공간을 뺀 뒤 배치 수를 계산해야 한다. 큰 패널을 장비가 처리하는 데 더 오래 걸리면 처리 면적 증가율만큼 생산성이 늘지 않는다. 공정 가격은 패널 한 장의 가격보다 양품 패키지 하나의 비용으로 비교한다. 면적 이용률이 좋다는 이유만으로 수율·처리시간·설비비를 생략할 수 없다.
패널이 커지면 위치에 따른 변형과 공정 편차를 관리하기 어려워질 수 있다. 몰딩 과정에서 다이가 처음 놓인 위치에서 이동하면 다음 배선과의 정렬이 어긋난다. 휨이 커지면 장비가 표면을 일정한 높이로 유지하거나 미세 패턴의 초점을 맞추기 어려워진다. 도금과 막 두께의 면내 균일성도 위치별 품질에 영향을 준다. 이를 보정하는 계측과 공정 제어는 수율을 높일 수 있지만 시간과 비용이 든다. 따라서 특정 장비의 대형 패널 대응 발표를 읽을 때에는 가능한 최대 크기뿐 아니라 실제 제품에서의 공정 창과 반복성을 확인한다.
Samsung의 2021년 8월 Exynos W920 발표는 FO-PLP를 사용한 웨어러블 제품의 실제 적용 사례를 제시한다. 이 사실은 패널 기반 팬아웃이 단지 미래의 개념만은 아니라는 근거다. 동시에 작은 웨어러블 패키지의 경험을 대형 AI 패키지의 양산 원가로 복사할 수는 없다. 패키지 면적, 배선 미세도, 탑재 다이 가치와 열 조건이 다르기 때문이다. ASE의 팬아웃 설명 역시 패널 면적의 잠재적 이점과 다이 이동·휨 등 공정 문제를 함께 다룬다. 제품군을 고정한 비교를 해야 과거 성공 사례가 어느 범위에서 유효한지 판단할 수 있다.
여기서 기억할 것FOPLP는 제조 단위의 선택이다. 실제 경제성은 사용 가능한 면적, 배치 수, 공정 시간과 최종 수율을 포함한 양품당 비용으로 비교한다.
6. 패키징 공급망을 매출과 검증 항목으로 번역하기
공정 지도에는 설계 도구, 인터포저·기판, 재배선, 접합, 몰딩, 검사와 냉각의 역할을 표시한다. 그런 다음 각 기업이 제품 전체를 공급하는지 특정 공정만 담당하는지 적는다. 같은 최종 패키지의 판매금액에 하위 소재와 장비의 시장 규모를 단순히 더하면 경제적 거래를 중복 계산할 수 있다. 시장 규모를 추정할 때에는 최종 제품 매출을 볼 것인지 중간 부품 매출을 볼 것인지 먼저 정한다. 기업별 매출을 합산하는 목적과 시스템 원가를 분해하는 목적도 구분한다. 분모를 명확히 해야 회사 간 비교가 의미를 갖는다.
장비 수요는 필요한 공정 시간과 생산능력에서 출발한다. 예를 들어 패키지 면적이 넓어지고 재배선 층수가 늘면 처리 부담이 커질 수 있지만, 장비가 한 번에 처리하는 면적이나 속도도 개선될 수 있다. 기존 설비의 여유 능력으로 대응하면 새 장비 주문은 제한적일 수 있다. 반면 소재 수요는 실제 생산량과 사용량에 영향을 받으므로 공장 착공과 매출 사이에 다른 시차가 생긴다. 고객의 총 투자액을 모든 공정 공급자에게 같은 비율로 적용하지 않고 공정별 배분·인증·구매 비중·인수 시점을 차례로 확인한다.
첨단 패키징 공급이 부족하다는 말은 고객 수요와 공급 능력의 불균형을 보여 주지만 곧바로 높은 이익률을 보장하지는 않는다. 증설 초기에 감가상각이 늘고 가동률과 수율이 안정되기까지 비용이 발생할 수 있다. 장기 계약의 가격 조건, 고객이 부담하는 개발비와 공급자가 부담하는 초기 비용도 결과를 바꾼다. 기업이 패키징과 테스트를 합산해 매출 비중을 공개했다면 그 수치에서 CoWoS 단독 매출을 알 수 없다. 매출 증가의 원인을 특정 기술에 전부 배정하기 전에 공시 범위와 사업별 수익 인식 기준을 확인한다.
분석 메모에는 채택 가설과 반증 조건을 한 쌍으로 적는다. ‘패널 면적 활용이 양품당 비용을 낮출 수 있다’는 가설에는 ‘수율이 손익분기점 아래로 내려가면 비용 우위가 사라진다’는 반증 조건이 필요하다. ‘유리의 치수 안정성이 대형 패키지에 유리하다’는 가설에는 ‘고객 신뢰성 인증과 가공 비용을 충족해야 한다’는 조건이 붙는다. 시제품 전시, 개발 계약, 인증 완료, 실제 양산 출하를 별도로 추적하면 기대와 실적을 섞지 않을 수 있다. 검증 가능한 결론은 기술 이름의 인기도보다 공급자의 실제 공정 위치와 증거에 의존한다.
여기서 기억할 것공정 위치와 매출 분모를 정하고, 소재·장비·패키징 서비스의 서로 다른 수익 경로를 검증한다. 공급 부족만으로 이익 증가를 확정하지 않는다.
기술에서 실적까지 연결하기
- 기술 변화: 칩렛 설계·2.5D/3D 연결·기판 소재·웨이퍼/패널 처리를 분류한다.
- 공정 강도: RDL 층수·비아·접합 밀도·면적이 장비와 재료에 주는 부담을 찾는다.
- CAPEX 결정: 신뢰성·수율 검증 후 실제 생산라인에 채택된 공급자를 확인한다.
- 매출 전환: 장비 인수와 소재 반복 납품, 패키징 양품 출하를 구분해 추적한다.
- 가치 평가: 면적당 원가·수율·단가·고객 집중도를 반영해 이익의 지속성을 판단한다.
기업의 실제 자료를 함께 읽습니다
기업 자료 읽기: CoWoS와 첨단 패키징·테스트의 범위 구분
TSMC 4Q24 Earnings Conference Transcript ↗발표·게시일: 2025-01-16
대상 기간: 2024년 4분기·연간 실적과 발표 당시의 2025년 전망. 현재의 공급 상태를 설명하는 자료가 아닌 역사적 읽기 실습이다.
표시된 과거 시점의 자료를 읽는 실습입니다. 현재 실적이나 전망으로 읽지 않습니다.
관찰 1
- 자료에서 확인한 사실
- 사실: p.14에서 경영진은 CoWoS 생산능력이 빠듯해 고객 수요를 충족하지 못한다고 설명했다.
- 이 사실에서 생각해 볼 것
- 해석: 발표 시점에 공급 제약이 있었다.
- 아직 알 수 없는 것
- 한계: 월간 양품 생산량이나 다른 공급자의 병목 크기는 공개하지 않았다.
관찰 2
- 자료에서 확인한 사실
- 사실: p.17에서 CoWoS 생산능력을 계속 확대한다고 답했다.
- 이 사실에서 생각해 볼 것
- 해석: 당시 증설 방향을 확인할 수 있다.
- 아직 알 수 없는 것
- 한계: 계획만으로 특정 장비사의 발주 금액과 인수 시점을 알 수 없다.
관찰 3
- 자료에서 확인한 사실
- 사실: p.20의 첨단 패키징·테스트 매출 비중은 2024년 8% 초과이며, 2025년 10% 초과는 전망이다.
- 이 사실에서 생각해 볼 것
- 해석: 묶음 사업의 비중 확대 기대다.
- 아직 알 수 없는 것
- 한계: CoWoS 단독 매출은 공개하지 않았고 2025년 수치는 이 자료에서 확정 실적이 아니다.
원문을 읽고 답해 보기
8% 초과를 CoWoS 매출 비중이라고 적어도 되는가?
안 된다. 공개 범위는 첨단 패키징과 테스트의 합계다. CoWoS 단독 수치로 범위를 바꾸지 않는다.
공급 부족을 읽고 양품 수율이 낮다고 결론내릴 수 있는가?
없다. 수요 증가나 명목 능력 부족도 원인일 수 있다. 수율과 처리능력에 대한 별도 자료가 필요하다.
2025년 비중 전망을 검증하려면 무엇을 해야 하는가?
이후 발표의 동일한 사업 범위와 기간의 실적을 찾아 비교한다. 전망이 제시된 날짜와 실적 발표일을 나누어 기록한다.
계산 과정을 따라가기
가상 원가 실습: 패널 수율이 얼마여야 웨이퍼보다 유리한가
- 모든 면적·수율·원가는 학습용 가정이다. 실제 CoWoS·FOPLP 공정의 가격이나 경쟁력을 나타내지 않는다.
- 같은 기능과 신뢰성을 갖춘 동일 제품을 두 방식으로 제조할 수 있다고 가정한다. 실제로 이런 호환성이 있는지는 별도 검증 대상이다.
- 가상 웨이퍼의 사용 가능 면적은 60,000mm², 가상 패널은 240,000mm²다. 패키지 하나의 절단 여유를 포함한 배치 면적은 1,000mm²이며 나머지 배치 손실은 없다고 단순화한다.
- 웨이퍼 최종 수율은 92%, 처리 단위당 총비용은 5,520가상화폐다. 패널 비용은 16,200가상화폐이며 기준 수율은 75%다.
- 비용에는 이 비교에 필요한 다이·재료·공정·검사와 배분 고정비를 모두 포함했다고 가정한다. 재작업·잔존가치·초기 개발비는 없고, 배치 수에 최종 수율을 한 번만 적용한다.
처리 단위당 배치 수
웨이퍼 60,000 ÷ 1,000; 패널 240,000 ÷ 1,000웨이퍼 60개, 패널 240개
면적이 4배이므로 이 가정의 배치 수는 4배다. 실제 설계에서는 배치 도면으로 가장자리·형상·정렬 마크 손실을 검증한다.
웨이퍼 양품과 단위 원가
60 × 0.92 = 55.2; 5,520 ÷ 55.2기대 양품 55.2개, 양품당 비용 100가상화폐
55.2는 여러 처리 단위를 평균한 기대값이다. 실제 한 장에서 소수점 개수의 제품이 출하된다는 뜻은 아니다.
패널 기준 원가
240 × 0.75 = 180; 16,200 ÷ 180기대 양품 180개, 양품당 비용 90가상화폐
기준 가정에서는 웨이퍼보다 양품당 비용이 10% 낮다. 패널 한 장 비용이 더 높아도 비교 분모가 달라 결과가 달라진다.
비용 손익분기 수율
16,200 ÷ (240 × 수율) = 100; 수율 = 16,200 ÷ 24,000패널 수율 67.5%
이 비용과 배치 수가 유지될 때의 경계다. 67.5% 미만이면 패널의 양품당 비용이 더 높고, 초과하면 더 낮다.
기준 수율의 여유 폭
75% − 67.5%7.5%포인트
수율 여유는 7.5%포인트이며 ‘7.5% 하락’과 다르다. 기준 75% 대비 상대 하락률로는 10%다. 비용 자체가 늘면 손익분기 수율도 높아진다.
가정이 달라지면 결론도 달라집니다
낮은 수율
패널 수율 60%, 비용·배치 수 동일
양품 144개, 양품당 비용 112.50가상화폐웨이퍼 대비 12.5% 비싸다. 면적 이점만으로 경제성을 주장할 수 없다.
기준 수율
패널 수율 75%, 비용·배치 수 동일
양품 180개, 양품당 비용 90.00가상화폐웨이퍼 대비 10% 저렴하다. 개발비와 제품 호환성 가정이 충족되는 범위에서만 비용 우위다.
개선된 수율
패널 수율 85%, 비용·배치 수 동일
양품 204개, 양품당 비용 약 79.41가상화폐웨이퍼 대비 약 20.59% 저렴하다. 다만 수율 개선에 추가 공정비가 필요하면 개선 폭은 줄어든다.
계산을 판단으로 연결하기패널의 면적은 생산성의 한 입력일 뿐이다. 같은 제품·비용 범위에서 최종 수율을 반영해야 비교할 수 있다. 이 모델은 어느 기술의 실제 승리를 선언하지 않으며, 공급자의 매출과 이익을 계산하려면 채택 물량·공급 비중·가격·인수 일정이 추가로 필요하다.
결론을 내리기 전에 확인할 것
- 뉴스의 대상이 칩 설계, 연결 방식, 기판 소재, 제조 단위 중 무엇인가?
- 시제품 전시를 넘어 고객 인증·신뢰성 시험·양산 계약의 근거가 있는가?
- 패널당 생산량이 아니라 양품 패키지당 비용으로 비교했는가?
- 관심 기업이 공급하는 실제 공정과 고객·매출 비중을 확인했는가?
‘유리 기판이 뜨면 CoWoS와 실리콘 인터포저가 모두 대체된다’는 식의 단일 승자 논리를 경계한다. 소재, 패키징 구조와 제조 형식은 함께 쓰이거나 제품별로 공존할 수 있다.
핵심 개념 다시 찾기
칩렛 · Chiplet
기능을 여러 개의 작은 다이로 나눠 연결하는 설계 접근이다. 기능별로 적합한 공정을 선택하고 재사용할 수 있지만, 연결·검사·열 관리와 패키징 비용을 포함해야 경제성이 보인다.
2.5D 패키징
여러 다이를 옆으로 배치하고 인터포저나 고밀도 연결 구조로 이어 주는 방식이다. GPU와 HBM을 가까이 배치하는 구조가 대표적이며, 인터포저는 다이 사이 연결을 중개한다.
3D 적층
다이를 수직으로 쌓아 연결 길이와 설치 면적을 줄이는 방식이다. 층간 연결 밀도가 높아지는 대신 적층 수율·발열·정렬 문제가 중요해지며, 2.5D 구조와 함께 사용될 수도 있다.
CoWoS
TSMC의 첨단 패키징 기술군으로, 로직과 메모리 등 여러 다이를 고밀도로 통합한다. 모든 첨단 패키징을 지칭하는 보통명사가 아니며, 세부 구조와 공정에 따라 필요한 장비·소재가 다르다.
RDL · 재배선층
다이의 입출력 연결을 원하는 위치로 다시 배치하는 미세 배선층이다. 배선 폭·간격·층수와 패키지 면적이 노광·증착·도금·식각·검사 요구를 결정한다.
유리 기판
패키지의 지지 및 연결 구조에 유리 소재를 활용하는 접근이다. 평탄도와 치수 안정성 등이 장점이지만 관통 유리 비아(TGV), 균열, 금속 접착과 신뢰성 검증이 필요하며 실리콘 인터포저와 동일한 부품은 아니다.
FOPLP
Fan-Out Panel-Level Packaging은 칩 외곽으로 연결을 확장하는 팬아웃 구조를 패널 단위로 처리하는 방식이다. 패널 면적 활용의 이점과 함께 휨·위치 오차·RDL 균일성이 중요하며, 유리 소재 채택 여부와는 별개의 분류다.
나만의 분석 보고서 작성하기
최종 과제: ‘유리와 패널이 CoWoS를 모두 대체한다’는 주장을 검증하기
가상의 산업 기사에 ‘큰 유리 패널을 쓰면 면적 효율이 네 배가 되므로 모든 첨단 패키징 원가가 75% 줄어든다’는 주장이 실렸다. 강의의 분류 체계와 원가 실습을 사용해 기술·경제·자료 세 측면에서 검토 메모를 작성한다. 특정 기업에 대한 투자 의견은 제시하지 않는다.
- 칩렛·2.5D·3D·CoWoS·유리·FOPLP의 분류 기준을 설명하고 기사에서 혼동한 기술 축을 찾는다.
- 웨이퍼와 패널의 양품당 비용, 손익분기 수율, 세 수율 시나리오를 재현해 75% 원가 하락 주장을 검증한다.
- TSMC 보고서와 Intel·Samsung 기술 사례 각각에서 확인되는 사실과 일반화할 수 없는 범위를 설명한다.
- 가상의 장비 또는 부품 공급자 한 곳을 택해 실제 매출로 연결되는 조건과 반증 자료를 제시한다.